- RTL 설계 및 검증 (Top, Block, IP level) - Interface, Power management, Clocking 등을 위한 RTL 개발 - 다양한 레벨의 IP/SoC 디자인에 대한 Verification

주요업무 - RTL 설계 및 검증 (Top, Block, IP level) - Interface, Power management, Clocking 등을 위한 RTL 개발 - 다양한 레벨의 IP/SoC 디자인에 대한 Verification 자격요건 - 전자공학 학사 이상 학위 소유자 - Standard HDLs(Verilog, SystemVerilog 등) 활용이 능숙하신분 - SoC 및 Bus Architecture에 대한 이해도가 높으신 분 - RTL design 및 검증 방법론에 대한 이해도가 높으신 분 - 스크립트 언어(Python, Tcl, Perl 등) 활용이 능숙하신 분 - 최종 성적증명서 제출 필수 (석,박사의 경우 학부 성적표도 첨부) 우대사항 - 3년 이상의 RTL design 또는 RTL verification 경력이 있으신 분 - SoC 설계 및 생산 전반에 대한 경험이 있으신 분 - 프로그래밍 언어(C/C++, JAVA 등) 활용이 능숙하신 분 - High speed interface에 대한 경험이 있으신 분 - FPGA 또는 ASIC 개발 경험이 있으신 분 - 디자인하우스, RTL 설계회사 경력이 있으신 분